RT info:eu-repo/semantics/bachelorThesis
T1 Implementación en Hardware Configurable de un Correlador Eficiente de Secuencias GPC
A1 Frauca Jiménez, Javier
K1 Correlador eficiente
K1 Secuencias GPC
K1 Parejas Golay
K1 FPGA
K1 Correlación aperiódica
K1 Efficient correlator
K1 GPC sequences
K1 Golay pairs
K1 Aperiodic correlation
AB Este trabajo de fin de grado consiste en la implementación en hardware reconfigurable (FPGA, Field Programmable Gate Array) de un correlador eficiente de secuencias GPC (General Pairwise Complementary), basado en dos parejas Golay incorreladas. El proyecto ha sido diseñado con la herramienta software Vivado haciendo uso del lenguaje de programación VHDL con estudio previo de la algoritmia en la plataforma Matlab.Este tipo de codificación presenta unas buenas características de correlación aperiódica con zonas de correlación cero alrededor del pico principal. Además, una de las mayores ventajas de las secuencias GPC es la posibilidad de implementar modelos eficientes reduciendo el número de operaciones requeridas para su detección, frente a un correlador directo convencional.
YR 2021
FD 2021
LK http://hdl.handle.net/10017/49510
UL http://hdl.handle.net/10017/49510
LA spa
DS MINDS@UW
RD 02-may-2024