Diseño de una arquitectura eficiente para la Transformada Discreta del Coseno (DCT) en un dispositivo FPGA
Autores
Viana Gordo, JavierDirector
Hernández Alonso, ÁlvaroFecha de publicación
2019Palabras clave
VHDL
FPGA
DCT (Discrete Cosine Transform)
Representación en coma fija
Tipo de documento
info:eu-repo/semantics/bachelorThesis
Versión
info:eu-repo/semantics/acceptedVersion
Derechos
Attribution-NonCommercial-NoDerivatives 4.0 Internacional
Derechos de acceso
info:eu-repo/semantics/openAccess
Resumen
En este Trabajo Fin de Grado se pretende abordar el diseño de una arquitectura eficiente
para la implementación en tiempo real en un dispositivo FPGA de la Transformada
Discreta del Coseno DCT. Para ello, se explorará la tipología de arquitectura más
adecuadas (paralela, secuencial, mixta), las restricciones de tiempo real y de consumo
de recursos, así como el efecto de la representación en coma fija. Por último, la
arquitectura será configurable en ciertos parámetros como el número de puntos o el
ancho de palabra, para poder adaptarse a distintos estándares y requisitos en cada caso. This Bachelor’s Thesis (TFG) aims to treat the design of an efficient architecture for realtime
implementation on a FPGA device of the Discrete Cosine Transform (DCT). For that
purpose, the most appropriate architecture typology (parallel, sequential, mixed), the
real-time and resource consumption restrictions, as well as the effect of the fixed-point
representation will be explored. Finally, the architecture will be configurable by specific
parameters, such as the number of points or the word width, to be able to adapt
different parameters and requirements for each case or application.
Ficheros en el ítem
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TFG_Viana_Gordo_2019.pdf | 1.628Mb |
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