RT info:eu-repo/semantics/bachelorThesis
T1 Diseño de una arquitectura eficiente para la Transformada Discreta del Coseno (DCT) en un dispositivo FPGA
A1 Viana Gordo, Javier
K1 VHDL
K1 FPGA
K1 DCT (Discrete Cosine Transform)
K1 Representación en coma fija
K1 Telecomunicaciones
K1 Telecommunication
AB En este Trabajo Fin de Grado se pretende abordar el diseño de una arquitectura eficientepara la implementación en tiempo real en un dispositivo FPGA de la TransformadaDiscreta del Coseno DCT. Para ello, se explorará la tipología de arquitectura másadecuadas (paralela, secuencial, mixta), las restricciones de tiempo real y de consumode recursos, así como el efecto de la representación en coma fija. Por último, laarquitectura será configurable en ciertos parámetros como el número de puntos o elancho de palabra, para poder adaptarse a distintos estándares y requisitos en cada caso.
YR 2019
FD 2019
LK http://hdl.handle.net/10017/39446
UL http://hdl.handle.net/10017/39446
LA spa
DS MINDS@UW
RD 24-abr-2024