RT info:eu-repo/semantics/masterThesis T1 Implementación hardware de un algoritmo de correlación eficiente de códigos CSS multinivel A1 Murano, Santiago Emmanuel Francis K1 Conjuntos de secuencias complementarias K1 VHDL K1 FPGA K1 CSS (Complementary Sets of Sequences) K1 Electrónica K1 Electronics AB En el presente trabajo de fin de máster se describe la implementación en hardware de uncorrelador eficiente de Conjuntos de Secuencias Complementarias (CSS, Complementary Sets ofSequences) Multinivel, empleados en sistemas de sensado activo basados en CDMA (Code Division Multiple Access). Gracias a las propiedades ideales de las sumas de correlaciones aperiódicas,las secuencias CSS son cada vez mas utilizadas en los sistemas basados en CDMA.Una de las ventajas de los CSS es el empleo de generadores y correladores eficientes los cualesrequieren menos operaciones comparados con una arquitectura directa.Empleando las arquitecturas existentes para correladoresde CSS binarios, se ha generalizadopara su empleo con un alfabeto multinivel logrando así secuencias con valores reales. Esto permiteobtener las siguientes ventajas: el aumento del número de longitudes que pueden generarse ycorrelarse, y la mejora eliminando las limitaciones de las arquitecturas previas en el número desecuencias en el conjunto. Una de las aplicaciones de estas secuencias multinivel, es la generaciónse secuencias ternarias (3 niveles), con bajos valores de Relación de Potencia Pico a PotenciaMedia, PAPR (Peak-to-Average Power Ratio), con el fin de mejorar la eficiencia energética delos amplificadores de potencia en las etapas de emisión.Al momento de diseñar la implementación hardware, se estudió el funcionamiento de losgeneradores y correladores eficientes, para luego diseñarun modelo de simulación, en el cualse analizaron varias formas de gestión de la cuantificación y truncamiento de los datos paraimplementar la solución que lleva a una menor degradaciónde la correlación. El diseño para laimplementación hardware se realizó en VHDL para ser implementado en un dispositivo FPGA(Field-Programmable Gate Array). YR 2014 FD 2014 LK http://hdl.handle.net/10017/28143 UL http://hdl.handle.net/10017/28143 LA spa DS MINDS@UW RD 29-mar-2024