Análisis de diseño y propuesta de mejora del "pipeline" de un procesador RISC-V

Abstract

Partiendo de la patente “Un método y un dispositivo de procesamiento en instrucciones de programa e instrucciones de traza”, la cual presenta un mecanismo para evitar el intrusismo de las instrucciones de traza, el SRG (Space Research Group) ha desarrollado un procesador basado en arquitectura RISC-V de 32 bits. Dicho procesador está diseñado con un pipeline de cinco etapas, el cual se ha modificado para conseguir una mayor eficiencia y así aumentar su frecuencia de funcionamiento.

Based on the “A methon and a parallel processing device of program instruction and trace instruction” patent, which presents a mechanism to avoid the intrusion of the trace instructions, the Space Research Group developed a 32 bits processor based on RISC-V architecture. This processor is designed using a five-stage pipeline which has been modified to achieve greater efficiency and thus increase its operating frequency