Implementación en Hardware Configurable de un Correlador Eficiente de Secuencias GPC

Abstract

Este trabajo de fin de grado consiste en la implementación en hardware reconfigurable (FPGA, Field Programmable Gate Array) de un correlador eficiente de secuencias GPC (General Pairwise Complementary), basado en dos parejas Golay incorreladas. El proyecto ha sido diseñado con la herramienta software Vivado haciendo uso del lenguaje de programación VHDL con estudio previo de la algoritmia en la plataforma Matlab. Este tipo de codificación presenta unas buenas características de correlación aperiódica con zonas de correlación cero alrededor del pico principal. Además, una de las mayores ventajas de las secuencias GPC es la posibilidad de implementar modelos eficientes reduciendo el número de operaciones requeridas para su detección, frente a un correlador directo convencional.

This project consists in the implementation in reconfigurable hardware (FPGA, Field Programmable Gate Array) of an efficient Correlator for Generalized Pairwise Complementary (GPC) sequences, which are based on uncorrelated Golay pairs. The design has been carried out with Vivado software and programmed in VHDL, having made previous studies with the mathematic tool, Matlab. This type of codification presents remarkable aperiodic correlation characteristics in comparison with other family codes. Moreover, one of the main advantages of GPC sequences is the possibility of implementing efficient models, reducing the number of required operations in comparison with those required by a direct correlator.